数字IC设计工程师招聘面试笔试100题附答案1：什么是同步逻辑和异步逻辑？（汉王）
同步逻辑是时钟之间有固定因果关系。异步逻辑是各时钟之间没有固定因果关系。
同步时序逻辑电路特点：各触发器时钟端所有连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路状态才干变化。变化后状态将始终保持到下一种时钟脉冲到来，此时无论外部输入x 有无变化，状态表中每个状态都是稳定。
异步时序逻辑电路特点：电路中除可以使用带时钟触发器外，还可以使用不带时钟触发器和延迟元件作为存储元件，电路中没有统一时钟，电路状态变化由外部输入变化直接引起。
2：同步电路和异步电路区别：
同步电路：存储电路中所有触发器时钟输入端都接同一种时钟脉冲源，因而所有触发器状态变化都与所加时钟脉冲信号同步。
异步电路：电路没有统一时钟，有些触发器时钟输入端与时钟脉冲源相连，只有这些触发器状态变化与时钟脉冲同步，而其她触发器状态变化不与时钟脉冲同步。
3：时序设计实质：
医院招聘面试100题
时序设计实质就是满足每一种触发器建立/保持时间规定。
4：建立时间与保持时间概念？
建立时间：触发器在时钟上升沿到来之前，其数据输入端数据必要保持不变最小时间。
保持时间：触发器在时钟上升沿到来之后，其数据输入端数据必要保持不变最小时间。
5：为什么触发器要满足建立时间和保持时间？
由于触发器内部数据形成是需要一定期间，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器输出将不稳定，在0和1之间变化，这时需要通过一种恢复时间，其输出才干稳定，但稳定后值并不一定是你输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟也许不满足建立保持时间而使本级触发器产生亚稳态传播到背面逻辑中，导致亚稳态传播。
（比较容易理解方式）换个方式理解：需要建立时间是由于触发器D端像一种锁存器在接受数据，为了稳定设立前级门状态需要一段稳定期间；需要保持时间是由于在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。
6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？
这也是一种异步电路同步化问题。亚稳态是指触发器无法在某个规定期间段内到达一种可以确认状态。使用两级触发器来使异步电路同步化电路其实叫做“一位同步器”，她只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播原理：假设第一级触发器输入不满足其建立保持时间，它在第一种脉冲沿到来后输出数据就为亚稳态，那么在下一种脉冲沿到来之前，其输出亚稳态数据在一段恢复时间后必要稳定下来，并且稳定数据必要满足第二级触发器建立时间，如果都满足了，在下一种脉冲沿到来时，第二级触发器将不会浮现亚稳态，由于其输入端数据满足其建立保持时间。同步器有效条件：第一级触发器进入亚稳态后恢复时间+ 第二级触发器建立时间< = 时钟周期。
更确切地说，输入脉冲宽度必要不不大于同步时钟周期与第一级触发器所需保持时间之和。最保险脉冲宽度是两倍同步时钟周期。因此，这样同步电路对于从较慢时钟域来异步信号进入较快时钟域比较有效，对于进入一种较慢时钟域，则没有作用。
7：系统最高速度计算（最快时钟频率）和流水线设计思想：同步电路速度是指同步系统时钟速度，同步时钟愈快，电路解决数据时间间隔越短，电路在单位时间内解决数据量就愈大。假设Tco是触发器输入数据被时钟打入到触发器到数据到达触发器输出端延时时间(Tco=Tsetpup+Thold)；Tdelay是组合逻辑延时；Tsetup是Ｄ触发器建立时间。假设数据已被时钟打入D触发器，那
时序约束重要涉及周期约束，偏移约束，静态时序途径约束三种。通过附加时序约束可以综合布线工具调节映射和布局布线，使设计达届时序规定。
附加时序约束普通方略是先附加全局约束，然后对迅速和慢速例外途径附加专门约束。附加全局约束时，一方面定义设计所有时钟，对各时钟域内同步元件进行分组，对分组附加周期约束，然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑PAD TO PAD途径附加约束。附加专门约束时，一方面约束分组之间途径，然后约束快、慢速例外途径和多周期途径，以及其她特殊途径。
9：附加约束作用？
1：提高设计工作频率（减少了逻辑和布线延时）；2：获得对的时序分析报告；（静态时序分析工具以约束作为判断时序与否满足设计规定原则，因而规定设计者对的输入约束，以便静态时序分析工具可以对的输出时序报告）3：指定FPGA/CPLD电气原则和引脚位置。
10：FPGA设计工程师努力方向：
SOPC，高速串行I/O，低功耗，可靠性，可测试性和设计验证流程优化等方面。