1. calibre语句
2. 对电路是否了解。似乎这个非常关心。
3. 使用的工具。
, 熟练应用UNIX操作系统和L_edit，Calibre, Cadence, Virtuoso, Dracula拽可乐(DIVA),等软件进行IC版图
绘制和DRC，LVS，ERC等后端验证
4. 做过哪些模块
其中主要负责的有Amplifier，Comparator，CPM，Bandgap，Accurate reference，Oscillator，Integrated Power MOS，LDO blocks 和Pad，ESD cells以及top的整体布局连接
5. 是否用过双阱工艺。
工艺流程见版图资料
在高阻衬底上同时形成较高的杂质浓度的P阱和N阱，NMOS、PMOS分别做在这两个阱中，这样可以独立调节两种沟道MOS管的参数，使CMOS电路达到最优特性，且两种器件间距离也因采用独立的阱而减小，以适合于高密度集成，但是工艺较复杂。
制作MOS管时，若采用离子注入，需要淀积Si3N4，SiO2不能阻挡离子注入，进行调沟或调节开启电压时，都可以用SiO2层进行注入。
双阱CMOS采用原始材料是在P+衬底(低电阻率)上外延一层轻掺杂的外延层P-(高电阻率)防止latch-up效应(因为低电阻率的衬底可以收集衬底电流)。
N阱、P阱之间无space。
6. 你认为如何能做好一个版图,或者做一个好版图需要注意些什么 需要很仔细的回答～ 答:一，对于任何成功的模拟版图设计来说，都必须仔细地注意版图设计的floorplan，一般floorplan 由设计和应用工程师给出，但也应该考虑到版图工程师的布线问题，加以讨论调整。总体原则是
模拟电路应该以模拟信号对噪声的敏感度来分类。例如，低电平信号节点或高阻抗节点，它们与输入信号典型相关，因此认为它们对噪声的敏感度很高。这些敏感信号应被紧密地屏蔽保护起来，尤其是与数字输出缓冲器隔离。高摆幅的模拟电路，例如比较器和输出缓冲放大器应放置在敏感模拟电路和数字电路之间。数字电路应以速度和功能来分类。显而易见，因为数字输出缓冲器通常在高速时驱动电容负载，所以应使它离敏感模拟信号最远。其次，速度较低的逻辑电路位于敏感模拟电路和缓冲输出之间。注意到敏感模拟电路是尽可能远离数字缓冲输出，并且最不敏感的模拟电路与噪声最小的数字电路邻近。
芯片布局时具体需考虑的问题，如在进行系统整体版图布局时，要充分考虑模块之间的走线，避免时钟信号线对单元以及内部信号的干扰。模块间摆放时要配合压焊点的分布，另
外对时钟布线要充分考虑时延，不同的时钟信号布
线应尽量一致，以保证时钟之间的同步性问题。而信号的走线要完全对称以克服外界干扰。
二(电源线和地线的布局问题
当数字、模拟电路位于同一个芯片，任何时候数字电路的噪声都可能通过连接的电源线和地线，注入到敏感模拟电路。因此需要仔细考虑电源线和地线的布线方式，这样不仅能减小数字噪声对模拟电路的注入，而且可以最小化耦合效应。
一个降低干扰的方法是禁止模拟电路和数字电路共用相同的连线，区分数字和模拟部分的电源和地引脚。这样能削减由于连线共用而产生的寄生电阻，耦合。
在允许范围内使电源线和地线尽可能的宽，可以减小电源线和地线的电阻。这样会减小总体布线金属的电阻值，也会相应降低在这些电阻上产生的峰值电压。尽管仔细布局可以最小化电感，但是电感本身是不可能消除的。这是因为压焊线的长度依赖于压焊块和引线框之间的距离。一种减小连线电感的方法就是预留离芯片上敏感连线最近的引脚，例如模拟
电源和地。
事实上，对于噪声的抑制除了电路设计上要进行充分的考虑和采用不同的手段使信号足够干净之外，版图设计者拥有一定的电路设计知识和基础理论，养成一个良好的设计习惯(比如在大电流的地方习惯于尽可能多的VIA-stack和对衬底接触，对于如何隔离不同的干扰源和噪声，如何有效的采用一些简单直接的版图设计技巧并且自然的应用到设计当中)对于整个设计在最后物理实现中避免未知因素导致的失效，将非常非常重要。
三((1)熟悉并拆分电路
对所要layout的电路，把电路进行划分，了解每部分的重要程度和相互依存的关系，就是有些部分可以画到一起，有的要把一些其他部分包含在里面。出电路的对称性及相似性(版图上可以直接copy过来用的)。知道哪里出线多，哪里出线少。
(2)评估与计划
评估电路，比如用到多少个模块,占总面积多少,用到多少个Cell，占总面积多少,模块所占面积与其要布线的面积之比，等等。评估要分几部分进行layout，每部分要占多大面积，要花
多少时间,整体要花多少时间,什么时候要来layout哪一部分.
(3)布局和摆放
根据评估的大小，对各部分进行摆放，以达到最好的效果和连线方式。规化走线空间和走线路径，重要的是power/ground，和较为重要的线的整体走向，以达到简洁和安全。
笔试差1分面试追几分(4)标记版图
对应电路，在版图上打label(或者加pin，或者加属性)，一是知道已经画好是哪一部分电路，二是知道是否连接正确。一层层下来，由小部分组成较大部分，再由较大部分组成大部分，越来越复杂时，layout工程师所做的记号就相当重要，好比一个好的程序员，会写上注释一样的重要。
四(做好保护环和防止latchup
保护环作用 1.用“保护环”将敏感模块与其他电路产生的衬底噪声进行隔离。保护环可以是一条简单的包围敏感电路、由衬底组成的带状封闭环，它为衬底产生的电荷提供较低的到地阻抗，能有效的隔离噪声。用guard ring将受干扰的
电路围住，甚至，layout工程师还可以建议circuit designer对noise进行过滤等处理。 还要在floor plane 时，避免将噪声电路与易受干扰的电路离得很近，应尽量将噪声电路。安排在芯片的边角部位，并做隔离或打上guard ring以防万一。
2.防止latchup
如何放置保护环(guard ring) 来正确防护latch-up。上图是典型的版图结构，左边是N-well PMOS 加 N+ well contact, 右边是P-sbu NMOS 加 P+ sub contact，中间就是guard ring，当然well contact 、psub contact 也是保护的一部分，只不过没有画成环状而已，不能忽略。
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