通信硬件公司笔试面试题
面试：电子工程(EE)电路方面
电子工程(EE)电路方面（偏底层电路级别）
1.模拟电路设计
基础知识(笔试时候容易遇到的题目)
1.最基本的如三极管曲线特性(太低极了点)
2.基本放大电路，种类，优缺点，特别是广泛采用差分结构的原因
3.反馈之类，如：负反馈的优点（带宽变大）
4.频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法
5.锁相环电路组成，振荡器（比如用D触发器如何搭）
6.A/D电路组成,工作原理
如果公司做高频电子的，可能还要RF知识，调频，鉴频鉴相之类，不一一列举
太底层的MOS管物理特性感觉一般不大会作为笔试面试题，因为全是微电子物理，公式推导太罗索，除非面试出题的是个老学究
ic设计的话需要熟悉的软件: Cadence, Synopsys, Advant，UNIX当然也要大概会操
作
实际工作所需要的一些技术知识(面试容易问到)
如电路的低功耗，稳定，高速如何做到，调运放，布版图注意的地方等等,一般会针
对简历上你所写做过的东西具体问，肯定会问得很细（所以别把什么都写上，精通之类的词也别用太多了），这个东西各个人就不一样了，不好说什么了。
2.数字电路设计
当然必问Verilog/VHDL，如设计计数器
逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等
比如：设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的回钱数
1.画出fsm（有限状态机）
2.用verilog编程，语法要符合fpga设计的要求
系统方面：如果简历上还说做过cpu之类，就会问到诸如cpu如何工作，流水线之类的问题
3.单片机、DSP、FPGA、嵌入式方面（从没碰过，就大概知道几个名字胡扯几句，欢迎拍砖，也欢迎牛人帮忙补充）
如单片机中断几个/类型，编中断程序注意什么问题
DSP的结构（冯.诺伊曼结构吗？）
嵌入式处理器类型(如ARM)，操作系统种类（Vxworks,ucos,winCE,linux），操作系统方
面偏CS方向了，在CS篇里面讲了
4.信号系统基础
拉氏变换与Z变换公式等类似东西，随便翻翻书把
如.h(n)=-a*h(n-1)+b*δ(n) a.求h(n)的z变换 b.问该系统是否为稳定系统 c.写出F
IR数字滤波器的差分方程
以往各种笔试题举例
利用4选1实现F(x,y,z)=xz+yz'
用mos管搭出一个二输入与非门。用传输门和倒向器搭一个边沿触发器
用运算放大器组成一个10倍的放大器
微波电路的匹配电阻。
名词解释，无聊的外文缩写罢了，比如PCI、ECC、DDR、interrupt、pipeline
IRQ,BIOS,USB,VHDL,VLSI VCO(压控振荡器) RAM (动态随机存储器)，FIR IIR DFT(离散
傅立叶变换）
或者是中文的，比如a量化误差 b.直方图 c.白平衡
共同的注意点
1.一般情况下，面试官主要根据你的简历提问，所以一定要对自己负责，把简历上的东
西搞明白；
2.个别招聘针对性特别强，就招目前他们确的方向的人，这种情况下，就要投其所好，
尽量介绍其所关心的东西。
3.其实技术面试并不难，但是由于很多东西都忘掉了，才觉得有些难。所以最好在面试
前把该看的书看看。
4.虽然说技术面试是实力的较量与体现，但是不可否认，由于不用面试官/公司所专领域
及爱好不同，也有面试也有很大的偶然性，需要冷静对待。不能因为被拒，就否认自己
或责骂公司。
5.面试时要take it easy，对越是自己钟情的公司越要这样。
数字电路
1、同步电路和异步电路的区别是什么？（仕兰微电子）
2、什么是同步逻辑和异步逻辑？（汉王笔试）
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。
電路設計可分類為同步電路和非同步電路設計。同步電路利用時鐘脈衝使其子系統同步運作，而非同步電路不使用時鐘脈衝做同步，其子系統是使用特殊的“開始”和“完成”信號使之同步。由於非同步電路具有下列優點--無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模組性、可組合和可複用性--因此近年來對非同步電路研究增加快速，論文發表數以倍增，而Intel Pentium 4處理器設計，也開始採用非同步電路設計。
笔试差1分面试追几分
异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。
3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）
线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现（漏极或
者集电极开路），由于不用oc门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。（线或则是下拉电阻）
4、什么是Setup 和Holdup时间？（汉王笔试）
5、setup和holdup时间,区别.（南山之桥）
6、解释setup time和hold time的定义和在时钟信号延迟时的变化。（未知）
7、解释setup和hold time violation，画图说明，并说明解决办法。（威盛VIA
2003.11.06 上海笔试试题）
Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time不够，数据同样不能被打入触发器。
建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现 metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微
电子）
9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。
10、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？（汉王笔试）
常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之 间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS 需
要在输出端口加一上拉电阻接到5V或者12V。
cmos的高低电平分别为:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD.
ttl的为:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v.
用cmos可直接驱动ttl;加上拉后,ttl可驱动cmos.
11、如何解决亚稳态。（飞利浦－大唐笔试）
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
解决方法：
1 降低系统时钟
2 用反应更快的FF
3 引入同步机制，防止亚稳态传播
4 改善时钟质量，用边沿变化快速的时钟信号
关键是器件使用比较好的工艺和时钟周期的裕量要大。
12、IC设计中同步复位与异步复位的区别。（南山之桥）
同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。 异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。